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Le design d'un nouveau filtre consiste à spécifier en VHDL le traitement à réaliser sur des données 16 bits en provenance du port entrée (cf. figure 6 ) et quelles sont les données à produire sur le port sortie ... À partir du formalisme présenté plus haut, un générateur C produit (quasi
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Avec les FPGA, l’utilisateur doit souvent connaître des langages de description de matériel, comme le VHDL, pour configurer des capacités de traitement spécifiques
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La conception se fait en utilisant des modèles conformes à un sous-ensemble de MARTE et l'environnement permet la génération de code de vérification formelle en Signal ou Lustre, d'exécution en pthreads, OpenMP ou OpenCL, de simulation en SystemC ou de synthèse en VHDL selon les modèles