1 - INTRODUCTION AU MULTITHREADING

• 1.1 - Processus et thread
  Figure 1 - Processus et threads
• 1.2 - Utilisation du multithreading
  Figure 2 - Commutation de contexte sur un défaut de cache

2 - DIFFÉRENTES APPROCHES MULTITHREADS

• 2.1 - Utilisation de processeurs logiques
  Figure 3 - Processeurs monothreads (gauche) et multithreads (droite)
• 2.2 - Multithread gros grain
• 2.3 - Multithread grain fin
  Figure 4 - Architecture d’un Cœur Niagara T1 [5] Figure 5 - Microarchitectures T1 [5] (gauche) et T2 [6] (droite)
• 2.4 - Multithread simultané
  Figure 6 - Début du pipeline du Xeon SMT selon le résultat des accès au cache de traces [12] a) succès et b) défaut Figure 7 - Vue détaillée de l’exécution « flot de données » en SMT [12] Figure 8 - Flot d’exécution des instructions dans le Power5 avec SMT = 2 [14] Tableau 1 - Quelques détails sur les opérations et les opérateurs dans [...]

3 - PROCESSEURS MULTICŒURS

• 3.1 - Multiprocesseurs dans une seule puce
  Figure 9 - Différences entre multithread, multiprocesseur et multicœur dans le cas n = 2 Figure 10 - Processeur Power4 Tableau 2 - Exemple de processeurs multicœurs pour différents fabricants.
• 3.2 - Des monoprocesseurs aux multicœurs
  Figure 11 - Comparaison multicœur et monoprocesseur : puissance et énergie (d’après Intel Higher Education Program).
• 3.3 - Hiérarchie mémoire des multicœurs
  Figure 12 - Caches privés ou caches partagés dans un multicœur à 2 niveaux de cache Tableau 3 - Quelques exemples de hiérarchies de cache dans les processeurs multicœurs.
• 3.4 - Réseaux d’interconnexion pour cache de dernier niveau
  Figure 13 - Réseau d’interconnexion de l’OpenSparc T2 (partie gauche de la figure), (http://www.oracle.com/technetwork/systems/opensparc/t2-06-opensparct2-core-microarch-1537749.html) Figure 14 - Représentation simplifiée du crossbar de l’UltraSparc T2 [6] Figure 15 - Réseau sur puce du Sparc T5 [10] Figure 16 - Réseau d’interconnexion sur puce du Power8, (d’après https://www-01.ibm.com/events/wwe/grp/grp030.nsf/vLookupPDFs/Tour%20P8%20Charts/$file/Tour%20P8%20Charts.pdf) Figure 17 - Exemple simple d’interconnexion sur puce en anneau Figure 18 - Interconnexion en anneau pour le Xeon Nehalem à 10 cœurs Figure 19 - Interconnexion en anneau pour le Xeon Broadwell à 24 cœurs [17] Figure 20 - Interconnexion en grille 2D utilisée dans l’architecture SkyLake X [17]
• 3.5 - Système mémoire
  Figure 21 - Exemple de système mémoire (cas Intel) Figure 22 - Architecture mémoire générale du Sparc T5 [10] Figure 23 - Le système mémoire de l’IBM Power8 [18] Figure 24 - Système mémoire de l’Ivy Bridge EX (https://www.nextplatform.com/2016/08/04/making-case-big-xeon-iron/) Tableau 4 - Bande passante mémoire maximale d’un certain nombre de multicœurs
• 3.6 - Clusters de processeurs multicœurs
  Figure 25 - Réseau d’interconnexion externe pour le Power8 [18] Figure 26 - Utilisation du réseau QPI dans un système à 4 processeurs Haswell E7 (https://software.intel.com/en-us/articles/intel-xeon-processor-e7-88004800-v3-product-family-technical-overview) Figure 27 - Architecture NUMA

4 - REMARQUES POUR CONCLURE

5 - ANNEXE : LES RÉSEAUX D’INTERCONNEXION

6 - ACRONYMES