Technologie silicium sur isolant (SOI)

La technologie silicium sur isolant (« Silicon On Insulator » : SOI) a été inventée dans les années 1960-1970 pour satisfaire la demande de circuits intégrés durcis aux irradiations ionisantes. Le premier matériau, le silicium sur saphir (SOS), a été suivi par une variété de structures SOI. Leur dénominateur commun est d'offrir, grâce à un oxyde enterré, une parfaite isolation diélectrique entre la couche active des circuits et le substrat de silicium massif. En effet, dans un transistor à effet de champ métal oxyde semi-conducteur (MOSFET), il n'y a que la couche superficielle de silicium, d'épaisseur 0,1 à 0,2 µm (c'est-à-dire moins de 0,1 % de l'épaisseur totale de la plaquette de silicium), qui est vraiment utile pour le transport des électrons. Le reste de la plaquette est responsable d'effets parasites indésirables, que l'on peut éviter en faisant appel à une solution de type SOI .

Depuis le début des années 1990, la mise au point de nouveaux matériaux SOI, ainsi que l'explosion des appareils électroniques portables, ont promu le SOI comme une technologie de choix pour la fabrication de composants à basse consommation et à haute fréquence.

Nous décrivons l' état de l'art des technologies SOI, en commençant par les méthodes de synthèse des principaux matériaux. Les avantages essentiels des circuits SOI, par rapport aux dispositifs conventionnels sur silicium massif, sont présentés, avant de faire plus ample connaissance avec les composants typiques déjà fabriqués sur SOI. Les méthodes de caractérisation, in situ ou fondées sur l'inspection des composants, sont évoquées. Nous verrons que les mécanismes physiques qui régissent le fonctionnement des transistors MOS sur SOI, partiellement ou totalement désertés, sont assez différents de ceux habituellement rencontrés dans les MOSFET (« Metal Oxide Semiconductor Field Effect Transistor ») sur silicium massif. Le SOI a un fort potentiel pour repousser les frontières de la micronanoélectronique, par la miniaturisation des transistors MOS conventionnels ou bien par les architectures innovantes qu'il peut accueillir.

Ce travail a été réalisé au laboratoire IMEP-LAHC de l'Institut Polytechnique de Grenoble (Grenoble INP). Nos collègues – du LETI, STMicroelectronics, SOITEC et de très loin –, porteurs du virus SOI, sont remerciés pour tout ce qu'ils nous ont appris.