Miniaturisation du transistor MOS et feuille de route des technologies CMOS
Technologies CMOS - Transistor MOS

1 - Notions de base et transistor MOS idéal

• 1.1 - Définitions des concepts élémentaires
  Figure 1 - Illustration de la structure électronique (a) du silicium pur, (b) du silicium dopé N et (c) du silicium dopé P
• 1.2 - Structure d’un transistor MOS et principe de base
  Figure 2 - Vue du transistor MOSFET avec la définition des électrodes et des principales dimensions Figure 3 - Illustration du fonctionnement idéal du transistor MOS

2 - La capacité MOS

• 2.1 - Régime de fonctionnement de la capacité MOS
  Figure 5 - Variation de la charge en valeur absolue dans un silicium de type … Figure 6 - Illustration schématique des trois régimes de fonctionnement de la capacité MOS pour un semi-conducteur de type P
• 2.2 - De la capacité MOM à la capacité MOS
  Figure 7 - a) Schéma capacitif et équivalent de la capacité MOS. b) Variation de capacité mesurée sur une structure MOM (bleue) et MOS (rouge) en fonction de la polarisation de grille
• 2.3 - La tension de bandes plates VFB
  Figure 8 - Diagramme de bandes d’énergie à l’équilibre thermodynamique de la structure MOS pour un silicium de type P
• 2.4 - La tension de seuil

3 - Fonctionnement du transistor MOS « réel »

• 3.1 - Le transistor à canal long
  Figure 9 - Caractéristique IDS-VGS pour un nMOS long en régime linéaire (Ilin), VDS = 50 mV, et saturé VDS = VDD, avec la définition des principales figures de mérite
• 3.2 - Régime OFF
  Figure 10 - Structure de bandes à la jonction drain-canal dans des conditions de champs électriques défavorable (bleu, faible champ) et favorable (rouge, fort champ) au BTBT Figure 11 - a) Illustration des générations de paires électron-trou à la jonction drain-canal responsables du GIDL et b) impact du GIDL sur la variation de courant de source IS et de drain ID en fonction de VGS
• 3.3 - Régime ON
  Figure 12 - a) Caractéristique IDS-VDS pour un nMOS long tracée pour différentes tensions de grille VGS. b) Illustration du phénomène de pincement du canal, correspondant au passage en régime saturé. La distribution de la charge d’inversion est illustrée par la zone noire à bords blancs Figure 13 - Mobilité effective µeff en fonction du champ effectif Eeff avec les tendances de chaque composante de la mobilité effective et leur dépendance au champ effectif
• 3.4 - Schéma équivalent petit signal et performance dynamique
  Figure 14 - Schéma équivalent du transistor MOSFET

4 - Miniaturisation, optimisation du transistor et effets parasites

• 4.1 - Optimisation du ratio ION/IOFF
  Figure 15 - Définition des différentes natures de contraintes mécaniques qui peuvent être apportées dans le canal Figure 16 - Variation de mobilité des électrons (a, b) et des trous (c, d) dans le canal en fonction de son état de contrainte pour l’orientation de canal standard <110> (a, c) et tournée à 45° <100> (b, d) [16] Figure 17 - Variation de la capacité de grille en fonction de la tension de grille, obtenue par simulation à éléments finis pour un empilement polysilicium/SiO2 avec un dopage qui varie entre 1020 cm−3 et 1021 cm−3 et un cas sans polydéplétion pour tox= 4 nm (a) 2 nm (b) 1 nm (c). Représentation de la densité d’électrons dans le polysilicium pour différents dopages mettant en évidence la zone désertée et son évolution (d) Figure 18 - a) Illustration de l’impact des effets de confinements quantiques sur la distribution de charge d’inversion. b) Illustration schématique de l’épaisseur totale vue électriquement sur la structure MOS et circuit capacitif équivalent Figure 19 - a) Illustration de l’empilement grille métal-diélectrique haute permittivité (HKMG). b) Évolution du tinv et de la fuite de grille associée pour les technologies CMOS Intel jusqu’à l’intégration de grille HKMG, tiré de [17]. c) Comparaison des compromis fuite de grille-tinv pour un oxyde de grille en SiO2 et en diélectrique haute permittivité, tirés de [19] Figure 20 - Illustration de l’impact des effets de canaux courts sur la caractéristique IDS-VGS en régime linéaire (VDS = 50 mV) et saturé (VDS = VDD) Figure 21 - Illustration de l’évolution de la zone de désertion produite par les accès pour la description de l’impact électrostatique de l’effet de canal court Figure 22 - Variation de la tension de seuil en régime linéaire et de saturation en fonction de la longueur de grille et définition des paramètres SCE et DIBL Figure 23 - Illustration de l’évolution de la barrière de potentiel entre le canal long, le canal court en régime linéaire pour modéliser l’effet SCE et saturé pour le DIBL Figure 24 - Illustration de l’évolution du a) DIBL et pente sous le seuil S b) en fonction de la longueur de grille pour différentes valeurs de dopage canal et de profondeur de jonction pour une EOT = 1 nm Figure 25 - a) Variation du poids de la résistance d’accès par rapport à sa résistance totale en régime linéaire RON mesurée sur une technologie MOS avancée. b) Illustration des différentes composantes de la résistance d’accès Figure 26 - a) Schéma de l’inverseur et définition du délai de commutation. b) Anneau oscillant d’inverseur à 5 étages et illustration de la propagation du signal entre chaque étage Figure 27 - Évolution de la capacité parasite totale et de la capacité grille intrinsèque d’un transistor en fonction du nœud technologique (données extraites de [31])

5 - Technologies CMOS

• 5.1 - Plateforme CMOS et offre multi-Vt
  Figure 28 - IOFF-ION typique d’une technologie CMOS et de son offre multi-Vt
• 5.2 - Introduction aux procédés de fabrication
  Figure 29 - Enchaînement des étapes élémentaires de fabrication d’une technologie CMOS e2430v3iz1-web Figure 30 - a) Illustration du positionnement des poches. b) Illustration de la variation de dopage canal moyen en fonction de la longueur de grille. c) Variation de la tension de seuil en fonction de la longueur de grille avec et sans poches

6 - Miniaturisation du transistor MOS et feuille de route des technologies CMOS

• 6.1 - Évaluation de la densité d’intégration
  Figure 31 - Variation de la longueur de grille L et du contacted poly pitch CCP de nœud à nœud (données tirées de [49]) Figure 32 - Illustration et définition du Contacted Poly Pitch (CPP)
• 6.2 - Courant effectif IEFF
  Figure 33 - a) Illustration et définition du courant effectif IEFF sur une courbe IDS-VDS. b) Illustration de l’impact du DIBL sur IEFF, donc sur la performance dynamique
• 6.3 - Capacité parasite
  Figure 34 - Définition des composantes de capacités parasites entre grille et drain sur une vue en coupe (a) et en vue de dessus (b)
• 6.4 - Évolution des technologies CMOS et des métriques de performances
  Figure 35 - Illustration schématique des architectures de transistors conventionnelles (BULK), FD-SOI et FinFET toutes 3 développées pour le nœud 20 nm Figure 36 - Loi de Moore, évolution des architectures de transistor et des métriques de performance

7 - Conclusion

8 - Glossaire

9 - Sigles, notations et symboles