Microprocesseurs - Architecture et performances

1 - Description

• 1.1 - Support des systèmes d’exploitation
  Figure 1 - Espace d’adressage : mode plat Figure 2 - Espace d’adressage : approche segmentée Figure 3 - Pagination : schéma de principe Figure 4 - Mapping direct au moyen d’une table de pages Figure 5 - Mapping par table de pages inverse Figure 6 - Adressage segmenté Figure 7 - Adressage du type mode plat Figure 8 - Mécanisme de traduction d’adresses de l’UltraSPARC Figure 9 - Schéma explicatif des mécanismes de traduction d’adresse Figure 10 - Mécanisme de traduction d’adresse du Pentium II
• 1.2 - Architecture des répertoires d’instructions
  Tableau 1 Tableau 2 Tableau 3
• 1.3 - Entrées-sorties
• 1.4 - Hiérarchie mémoire
  Figure 11 - Concept de cache Figure 12 - Contribution des différentes sources de miss au rendement d’un cache (d’après ) Figure 13 - Taux de miss en fonction de la taille du bloc et de la taille du cache (d’après ) Tableau 4 Tableau 5
• 1.5 - Support des architectures multiprocesseur
  Figure 14 - Architecture de type parallèle Figure 15 - Architecture à couplage fort Figure 16 - Illustration du problème de cohérence de cache

2 - Performances et indicateurs de performance

• 2.1 - Benchmarks
• 2.2 - Caractéristiques de SPEC
  Tableau 6 Tableau 7 Tableau 8 Tableau 9 Tableau 10

3 - Techniques d’amélioration de la performance

• 3.1 - Processeur de base avec pipeline
  Figure 17 - Pipeline de base
• 3.2 - Processeur superscalaire
  Figure 18 - Processeur superscalaire de degré 2
• 3.3 - Processeur superpipeline
  Figure 19 - Processeur superpipeline de degré 2
• 3.4 - Processeur superpipeline et superscalaire
  Figure 20 - Processeur superpipeline et superscalaire de degré (2,2)
• 3.5 - Processeur VLIW (Very Long Instruction World)
  Figure 21 - Processeur VLIW
• 3.6 - Comparaison des processeurs superpipeline et superscalaire
  Tableau 11