Du FDSOI aux technologies émergentes, quasi-SOI et hybrides
Dispositifs FD silicium sur isolant (SOI) - Application More Moore et nouvelles architectures

1 - Filière FDSOI

• 1.1 - Contexte et atouts du FDSOI
• 1.2 - Circuits typiques
• 1.3 - Transistor MOSFET FD SOI
  Figure 1 - Composants CMOS (Complementary Metal Oxide Semiconductor) réalisés en technologie FDSOI et contrôlés par grilles avant et arrière
• 1.4 - Évolutions possibles du MOSFET planaire
  Figure 2 - Comparaison des mobilités des porteurs pour le Si et les canaux alternatifs Ge et III-V Tableau 1
• 1.5 - Effets de canal court
  Figure 3 - Épaisseur de canal et d’oxyde enterré obtenue par simulation pour le contrôle des effets de canal court DIBL de 100 mV.V−1 en fonction de la longueur du canal
• 1.6 - Variabilité
  Figure 4 - Impact de la fluctuation de dopage sur les variations de tension de seuil de différentes architectures de dispositifs
• 1.7 - Ingénierie des contraintes

  • Quiz d'entraînement
  Figure 5 - Impact de la contrainte en tension (obtenue par le procédé smart-cut à partir de couches Si/Si0,8Ge0,2 relaxées) sur les MOSFET FDSOI très courts et à films très minces

2 - Du MOSFET planaire aux architectures multi-grille et 3D

• 2.1 - Transistor double grille
  Figure 6 - Transistor MOS double grille Figure 7 - Transistor gate-all-around Figure 8 - Abaissement de la tension de seuil par effet DIBL pour un transistor double grille par rapport à un transistor simple grille Figure 9 - Courant de drain et transconductance d’un transistor d’épaisseur 3 nm en fonction de la tension de grille Figure 10 - Distribution quantique des porteurs minoritaires et du champ électrique en mode DG et SG d’un MOSFET sur film SOI de 3 nm (V gs – V t = 2 V)
• 2.2 - FinFET/triple grille
  Figure 11 - FinFET triple grille avec plusieurs fins
• 2.3 - MOSFET GAA et nanofil
  Figure 12 - Comparaison par simulation quantique du facteur de pente en inversion faible pour des longueurs de grille ultimes sub-10 nm
• 2.4 - Composants 3D
  Figure 13 - MOSFETs multigrilles et multicanaux présentant des courants drain élevés aux états ON et OFF

3 - Du FDSOI aux technologies émergentes, quasi-SOI et hybrides

• 3.1 - FET Tunnel (TFET)

  • Quiz d'entraînement
  Figure 14 - Transistor double grille à conduction tunnel (TFET) entre source/canal et drain Figure 15 - Courants de drain de TFETs réalisés sur SOI, SiGe/OI et Ge/OI Figure 16 - Pente en faible inversion SS en fonction du diamètre du nanofil InAs GAA et de la longueur de grille à tension d’alimentation V DD = 0,3 V Figure 17 - I ON et pente en faible inversion pour différentes architectures de composant nanofils (d = 5 mm, Lg = 17 nm, I ON à  I OFF = 5 nA.µm−1)
• 3.2 - MOSFET et TFET sur matériaux 2D sur isolant
  Figure 18 - MOSFET double grille comparé à MOSFET simple grille Figure 19 - TFET sur couche WTe2 double grille avec caractéristique de transfert I D(V G) en fonction de la longueur de grille (V D = 0,5 V, dopage S/D : 1013.cm−2)
• 3.3 - Combinaison ferroélectrique – MOSFET et TFET
  Figure 20 - Composant hybride combinant un TFET et une grille ferroélectrique permettant d’améliorer les propriétés électriques du transistor Figure 21 - Comparaison d’un FinFET et d’un FinFET hybride à grille ferroélectrique (Hf0,42Zr0,58O2) permettant de passer sous la barre des 60 mV/décade
• 3.4 - Composants hybrides avec matériaux innovants

  • Quiz d'entraînement
  Figure 22 - Tunnel FET avec grille en VO2 à changement de phase montrant une transition isolant-métal par excitation électrique Figure 23 - MOSFET à nanofilament métallique (Ag ou Cu) intégré dans le drain pouvant être créé ou supprimé à l’aide des tensions appliquées, induisant un blocage et une conduction abrupte du courant drain, donnant lieu à des pentes élevées en inversion faible

4 - Conclusion

5 - Glossaire

6 - Sigles et abréviations