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1 - FILIÈRE FDSOI

2 - DU MOSFET PLANAIRE AUX ARCHITECTURES MULTI-GRILLE ET 3D

3 - DU FDSOI AUX TECHNOLOGIES ÉMERGENTES, QUASI-SOI ET HYBRIDES

4 - CONCLUSION

5 - GLOSSAIRE

6 - SIGLES ET ABRÉVIATIONS

Article de référence | Réf : E2382 v1

Du MOSFET planaire aux architectures multi-grille et 3D
Dispositifs FD silicium sur isolant (SOI) - Application More Moore et nouvelles architectures

Auteur(s) : Francis BALESTRA

Relu et validé le 18 janv. 2021

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RÉSUMÉ

Cet article traite de l’état de l’art et des perspectives des dispositifs FDSOI (Fully Depleted Silicon On Insulator). Les avantages de ces technologies pour les applications «More Moore» sont rappelés, avant d’exposer leurs propriétés électriques, ainsi que les principales solutions pour leur amélioration. L’évolution de ces technologies vers de nouvelles architectures multigrilles et 3D, qui sont non seulement complètement désertées mais aussi totalement inversées, pour les composants les plus intégrés est ensuite mise en exergue. Les technologies émergentes, basées sur d’autres types de transport des porteurs, des matériaux innovants et des structures hybrides sont également détaillées.

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ABSTRACT

Fully Depleted SOI Devices: More Moore applications and New Architectures

This article discusses the state of the art and the perspectives of FDSOI (Fully Depleted Silicon On Insulator) devices. The advantages of these technologies for "More Moore" applications are restated, and their electrical properties and the main boosters for their performance are described. The evolution of these technologies toward new multi-gate and 3D architectures, which are not only "fully depleted" but also "fully inverted", for the most densely integrated components is then highlighted. The emerging technologies, based on other types of carrier transport, innovative materials and hybrid structures are also detailed.

Auteur(s)

  • Francis BALESTRA : Directeur de Recherche au CNRS - IMEP-LAHC, Grenoble INP, Grenoble, France

INTRODUCTION

La tendance historique en micro/nanoélectronique ces quarante dernières années a été d'augmenter la vitesse et la densité d’intégration, en réduisant la dimension des dispositifs électroniques, en diminuant la dissipation d'énergie par transition binaire pour les applications logiques « More Moore » et en développant de nombreuses fonctionnalités nouvelles pour les futurs systèmes électroniques. Nous sommes confrontés à des défis colossaux pour continuer cette progression exponentielle des performances : augmentation substantielle de la consommation d'énergie et de l’échauffement des circuits qui peut compromettre l'intégration et la performance futures des circuits intégrés ; réduction des performances des interconnexions traditionnelles métal/diélectrique à faible permittivité ; lithographie ; intégration hétérogène de nouvelles fonctionnalités pour les futurs nanosystèmes, etc.

Par conséquent, de nombreuses technologies de rupture, de nouveaux matériaux et dispositifs innovants sont aujourd’hui nécessaires. En ce qui concerne l’augmentation des performances et la réduction substantielle de la puissance statique et dynamique des circuits logiques haute performance et ultra basse consommation, ainsi que des nanosystèmes autonomes, qui est l’objet de cet article, des matériaux alternatifs et/ou de nouvelles architectures de dispositifs sont obligatoires pour les technologies CMOS et « beyond-CMOS ».

Cet article se concentre sur les principales tendances, défis, limites et solutions possibles pour les dispositifs très fortement intégrés basés sur la technologie FD silicium sur isolant, ainsi que ses extensions pour repousser les limites d’intégration des circuits et optimiser leur performance. Nous traiterons des technologies les plus matures ou prometteuses suivantes : dispositifs MOS FDSOI incluant de possibles accélérateurs de performances (canaux Ge et III-V alternatifs au Si, effets des contraintes mécaniques, maîtrise des phénomènes de canaux courts et de la variabilité des propriétés électriques), évolution des dispositifs FDSOI vers des architectures innovantes (double-grille, triple-grille/FinFET, grille enrobante/gate-all-around, intégration 3D), composants émergents en FDSOI (FET tunnel à commutation abrupte), quasi-SOI (MOSFET et TFET en couche 2D sur isolant) et hybrides (MOSFET et TFET à grille ferroélectrique, MOSFET et TFET intégrant des matériaux innovants à changement de phase ou à base de nano-filament).

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KEYWORDS

FDSOI MOS transistor   |   multi-gate devices   |   FET tunnel   |   novel materials

DOI (Digital Object Identifier)

https://doi.org/10.51257/a-v1-e2382


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2. Du MOSFET planaire aux architectures multi-grille et 3D

Dans des couches minces et/ou faiblement dopées de silicium, l’activation simultanée des canaux avant et arrière par 2, 3 ou 4 grilles induit le phénomène d’inversion volumique . Inconnu dans les composants MOS sur silicium massif, cet effet permet à la charge d’inversion de couvrir l’ensemble du film de silicium, donnant lieu à des dispositifs non seulement fully depleted, mais également fully inverted. La résolution autoconsistante des équations de Poisson et Schrödinger indique que la densité maximale de la charge d’inversion est obtenue au centre du film. Cela provoque des augmentations de la transconductance et du courant drain à l’état ON, une diminution de l’influence des défauts d’interface (pièges, charges fixes, rugosité) et un bruit basse fréquence 1/f réduit. Une pente en faible inversion proche de 60 mV/décade jusqu’aux dimensions de grilles sub-décananométriques est possible avec ce type d’architecture de transistors. Des MOSFET à grille multiple (transistors double grille, Delta, GAA, FinFET, etc.), réalisés afin d’utiliser au mieux le concept d’inversion volumique, ont montré également une résistance accrue aux effets de canaux courts en raison d’un contrôle électrostatique optimum (partage de charges, DIBL, perçage, etc.) et d’irradiation. Ils sont donc très attractifs, si ce n’est uniques, pour une intégration dans le domaine des longueurs de grille inférieures à 10 nm.

2.1 Transistor double grille

Le MOSFET à double grille (DG) possède une structure verticale en principe symétrique (épaisseur des deux oxydes, nature des grilles, etc.), avec les deux grilles interconnectées (figure 6). Il a été fabriqué par différents procédés. Une variante plus intégrée consiste à réaliser une...

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BIBLIOGRAPHIE

  • (1) - BALESTRA (F.) -   Nanoscale CMOS : Innovative Materials.  -  Modeling and Characterization, Francis Balestra Ed., ISTE-Wiley (2010).

  • (2) - BALESTRA (F.) -   Beyond CMOS Nanodevices (tomes 1 et 2).  -  Francis Balestra Ed., ISTE-Wiley (2014).

  • (3) - BALESTRA (F.), BRINI (J.), GENTII (P.) -   Deep depleted SOI MOSFETs with back potential control : a numerical simulation, Solid-St.  -  Electron. 28, pp. 1031-1037 (1985).

  • (4) - BALESTRA (F.) -   *  -  . – PhD Grenoble INP, Avril 1985, « Caractérisation et simulation des transistors MOS Silicium-Sur-Isolant avec contrôle du potentiel par une grille arrière, application aux transistors MOS Silicium-Sur-Saphir », voir aussi par exemple « Challenges to ultra-low-power operation, BALESTRA (F.), Chapitre dans « Future Trends in Microelectronics, Journey into the Unknown », S. Luryi et al Eds, Wiley (2015).

  • (5) - COLINGE (J.P.) -   Subthreshold slope of thin-film SOI MOSFET's.  -  IEEE Electron Device Letters ,...

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