Opérateurs logiques - Exemples de réalisations

1 - Technologue et circuits logiques

• 1.1 - Réalisation des inverseurs
  Figure 1 - Modèles des transistors MOS Figure 2 - Modèle de l’inverseur NMOS Figure 3 - Inverseur NMOS charge déplétée Figure 4 - Modèle de l’inverseur CMOS Figure 5 - Inverseur CMOS
• 1.2 - Réalisation des fonctions logiques NOR, NAND…
  Figure 6 - Circuit NOR NMOS Figure 7 - Circuit NAND NMOS Figure 8 - Exemples de portes complexes NMOS Figure 9 - NOR et NAND CMOS Figure 10 - Exemples de portes complexes CMOS Figure 11 - Porte de transmission CMOS (schéma électrique à gauche et schéma logique à droite)
• 1.3 - Utilisation de portes de transmission CMOS
  Figure 12 - OU exclusif avec des portes de transmissions Figure 13 - Bascule latch CMOS

2 - Points mémoire et mémoire RAM

• 2.1 - Logique statique et logique dynamique
• 2.2 - Points mémoire
  Figure 14 - Bistable redessiné Figure 15 - Point mémoire MOS statique Figure 16 - Circuit RC Figure 17 - Mémorisation dynamique
• 2.3 - Mémoires RAM
  Figure 18 - Schéma de principe d’une RAM statique de 16 mots de 1 bit Figure 19 - Schéma de principe d’une RAM dynamique

3 - Implantation matérielle des opérateurs

• 3.1 - Types de réalisation
  Figure 21 - Schéma conceptuel des réseaux logiques reprogrammables
• 3.2 - Programmation des réseaux logiques programmables
  Figure 22 - Exemple de macrocellule de SPLD (série Classic d’Altera)
• 3.3 - Réseaux logiques programmables simples (SPLD)
  Figure 23 - Structure d’un CPLD
• 3.4 - Réseaux logiques programmables complexes (CPLD)
  Figure 24 - Exemple de macrocellule d’un CPLD (série MAX3000 d’Altera)
• 3.5 - Réseaux de portes programmables de l’extérieur (FPGA)
  Figure 25 - Principe des FPGA Figure 26 - Exemple de bloc logique FPGA (cellule de la famille XC3000 de Xilinx) Figure 27 - Exemple de bloc logique FPGA (cellule logique FLEX 10K d’Altera)
• 3.6 - FPGA plus complexes avec opérateurs spécialisés
  Figure 28 - Exemple de bloc mémoire dans un FPGA (Flex 10K d’Altera) Figure 29 - Réseaux d’interconnexion de la famille Xilinx XC3000
• 3.7 - Concevoir avec des réseaux logiques programmables
  Figure 30 - Étapes de la conception avec un réseau logique programmable