1 - TECHNOLOGIE ET CIRCUITS CMOS

• 1.1 - Technologie CMOS
  Figure 1 - Schéma en coupe et schéma électrique du transistor nMOS Figure 2 - Modèles « interrupteurs » des transistors MOS Figure 3 - Modèle de l'inverseur CMOS Figure 4 - Schéma électrique de l'inverseur CMOS Figure 5 - Modélisation simplifiée du comportement dynamique de l'inverseur CMOS
• 1.2 - Réalisation des portes logiques
  Figure 6 - NOR et NAND en CMOS statique Figure 7 - Exemples de portes complexes CMOS Figure 8 - Schéma de principe des portes CMOS dynamiques
• 1.3 - Générations CMOS
  Figure 9 - Les générations CMOS et leur année d'apparition Figure 10 - La loi de Moore de ses débuts à 2005 Figure 11 - Les inflexions de la loi de Moore Figure 12 - Évolution de la densité de puissance pour les générations successives de technologies CMOS (d'après [2]) Figure 13 - Relation courant-tension dans un transistor (d'après [3]) Figure 14 - Courant de fuite lorsque le transistor n est « bloqué » Figure 15 - Évolution des courants de fuite sur la puissance dissipée pour des générations successives de technologies (circuit de même taille) Figure 16 - Évolution des puissances statique et dynamique observée et prévue

2 - TYPES DE RÉALISATION

• 2.1 - Classes de circuits
  Figure 17 - Types de circuit
• 2.2 - Méthodes de conception
  Figure 18 - Évolution des niveaux d'abstraction pour la conception de circuits et systèmes électroniques
• 2.3 - Grands types de circuit

3 - MÉMOIRES RAM

• 3.1 - Logique statique et logique dynamique
  Figure 19 - Bistable
• 3.2 - Points mémoire
  Figure 20 - Bistable redessiné Figure 21 - Point mémoire SRAM CMOS Figure 22 - Point mémoire DRAM et circuit RC Figure 23 - Mémorisation dynamique
• 3.3 - Mémoires RAM
  Figure 24 - Schéma de principe d'une RAM statique de 16 mots de 1 bit Figure 25 - Schéma de principe d'une RAM dynamique Figure 26 - Schéma de principe d'une DRAM asynchrone de 4 Mbits Figure 27 - Chronogramme du fonctionnement d'une DRAM asynchrone

4 - RÉSEAUX LOGIQUES PROGRAMMABLES

• 4.1 - Programmation des réseaux logiques programmables
  Figure 28 - Schéma conceptuel des réseaux logiques reprogrammables
• 4.2 - Réseaux logiques programmables simples (SPLD)
• 4.3 - Réseaux logiques programmables complexes (CPLD)
  Figure 29 - Structure d'un CPLD Figure 30 - Exemple de macrocellule d'un CPLD (série MAX3000 d'Altera)
• 4.4 - Réseaux de portes programmables de l'extérieur (FPGA)
  Figure 31 - Schéma de principe des FPGA Figure 32 - Exemple de bloc logique de FPGA (Cyclone d'Altera)
• 4.5 - Conception matérielle avec les réseaux logiques programmables
  Figure 33 - Étapes principales de la conception avec un FPGA Figure 34 - Étapes principales de la conception d'un système sur puce avec un FPGA

5 - RÉALISATION DES CIRCUITS ASIC

• 5.1 - Présentation
• 5.2 - Niveaux d'optimisation
  Figure 35 - Création de Vss virtuels pour réduire les courants de fuite dans un sous-réseau de mémoire cache

6 - CONCLUSION

7 - SIGLES

8 - SYMBOLES