Présentation

Article

1 - PRINCIPE DU PIPELINE

2 - EXÉCUTION PIPELINE DES INSTRUCTIONS SIMPLES

3 - PROBLÈMES LIÉS AUX INSTRUCTIONS À OPÉRATIONS MULTICYCLES

4 - CONCLUSION

Article de référence | Réf : H1004 v1

Problèmes liés aux instructions à opérations multicycles
Processeurs : exécution pipeline des instructions

Auteur(s) : Daniel ETIEMBLE, François ANCEAU

Relu et validé le 04 mars 2022

Pour explorer cet article
Télécharger l'extrait gratuit

Vous êtes déjà abonné ?Connectez-vous !

Sommaire

Présentation

RÉSUMÉ

Cet article présente les caractéristiques essentielles de l'exécution pipeline des instructions dans les processeurs. Avec les exemples des pipelines du MIPS 2000 et de l'Intel i486, il montre la décomposition des instructions en étapes élémentaires et leur exécution par le matériel. Il présente le traitement des dépendances de données et de contrôle pour les instructions simples, mais aussi pour celles dont la partie calcul nécessite plusieurs cycles d'horloge. Les techniques matérielles de contrôle des dépendances,et les techniques logicielles pour supprimer ou réduire les suspensions, sont présentées, ainsi que les problèmes des interruptions et de terminaison non ordonnée des instructions.

Lire cet article issu d'une ressource documentaire complète, actualisée et validée par des comités scientifiques.

Lire l’article

ABSTRACT

Processors : pipelined execution of instructions

This article presents the essential characteristics of the pipelined execution of instructions in processors. Through the MIPS 2000 and Intel i486 pipeline examples, it illustrates how instructions are broken down into basic stages and executed by the hardware. It presents the treatment of data dependencies and control for simple instructions, but also for those whose calculation requires a long period of time. Hardware techniques for the control of dependencies, and software techniques to eliminate or reduce suspensions are presented, as well as the issue of undesired interruption and termination of instructions.

Auteur(s)

  • Daniel ETIEMBLE : Ingénieur INSA Lyon - Professeur à l'Université Paris Sud

  • François ANCEAU : Ingénieur INPG Grenoble - Professeur émérite au CNAM

INTRODUCTION

L'objectif de cet article est de présenter les caractéristiques essentielles de l'exécution pipeline des instructions dans les processeurs, qui est la technique la plus simple d'amélioration des performances employée depuis la fin des années 1950 en permettant qu'une nouvelle instruction commence son exécution alors que les précédentes sont encore en cours d'exécution. Ce recouvrement dans le temps de l'exécution de plusieurs instructions a évolué au cours du temps : les machines anciennes comme l'IBM 360/91 et les processeurs d'Intel jusqu'au 80 386 utilisaient un pipeline « lâche ». Avec l'arrivée de la technologie RISC dans les années 1980, les pipelines des processeurs sont devenus « serrés », les notions « lâche » et « serré » étant précisées dans l'article.

Le traitement pipeline des instructions simples, celles dont les opérations dans l'unité de calcul sont exécutées en un cycle d'horloge, est examiné en détail. Le pipeline du MIPS R2000 est pris comme exemple, avec la manière dont les instructions sont décomposées en étapes élémentaires et exécutées par le matériel. Le traitement des dépendances de données et des dépendances de contrôle est explicité, avec notamment le problème des branchements et des interruptions. Le pipeline d'un processeur CISC, l'Intel i486, est également abordé.

Les opérations de multiplication et de division sur les données entières et toutes les opérations de calcul flottant ne peuvent s'exécuter dans la durée du cycle d'horloge des opérations arithmétiques et logiques simples. Cette situation complique le traitement pipeline des instructions en introduisant des dépendances de données plus complexes : vraies dépendances, antidépendances et dépendances de sortie. Les techniques de contrôles des vraies dépendances sont présentées. Si elles garantissent un fonctionnement correct, elles peuvent introduire des suspensions. Des techniques logicielles, comme le déroulage de boucle ou le pipeline logiciel, permettent de réduire ou supprimer ces suspensions. Les antidépendances et les dépendances de sortie peuvent être supprimées par la technique de renommage de registres. Le problème de la terminaison non ordonnée des instructions est également abordé.

Pour améliorer les performances, le pipeline a été la technique privilégiée pour les processeurs haut de gamme jusqu'au milieu des années 1990. Il reste la technique privilégiée pour les processeurs des applications enfouies et embarquées lorsque le compromis performance – surface silicium – énergie est plus important que la seule performance. Il n'a montré sa pleine potentialité qu'avec l'émergence de nouvelles techniques, comme l'exécution « data flow » de code séquentiel classique ou l'exécution VLIW qui permettent de mieux exploiter le parallélisme d'instructions existant dans les codes séquentiels classiques.

Cet article est réservé aux abonnés.
Il vous reste 95% à découvrir.

Pour explorer cet article
Téléchargez l'extrait gratuit

Vous êtes déjà abonné ?Connectez-vous !


L'expertise technique et scientifique de référence

La plus importante ressource documentaire technique et scientifique en langue française, avec + de 1 200 auteurs et 100 conseillers scientifiques.
+ de 10 000 articles et 1 000 fiches pratiques opérationnelles, + de 800 articles nouveaux ou mis à jours chaque année.
De la conception au prototypage, jusqu'à l'industrialisation, la référence pour sécuriser le développement de vos projets industriels.

KEYWORDS

pipeline   |   superpipeline   |   register renaming

DOI (Digital Object Identifier)

https://doi.org/10.51257/a-v1-h1004


Cet article fait partie de l’offre

Technologies logicielles Architectures des systèmes

(233 articles en ce moment)

Cette offre vous donne accès à :

Une base complète d’articles

Actualisée et enrichie d’articles validés par nos comités scientifiques

Des services

Un ensemble d'outils exclusifs en complément des ressources

Un Parcours Pratique

Opérationnel et didactique, pour garantir l'acquisition des compétences transverses

Doc & Quiz

Des articles interactifs avec des quiz, pour une lecture constructive

ABONNEZ-VOUS

Lecture en cours
Présentation

3. Problèmes liés aux instructions à opérations multicycles

3.1 Opérations multicycles

Toutes les opérations exécutées dans l'UAL considérées jusqu'à maintenant s'exécutent en un cycle d'horloge. Les instructions logiques travaillent au niveau de chaque bit et n'ont pas de retenue à propager. Les opérations arithmétiques simples sur des données en représentation entière (addition et soustraction) sont exécutables en un cycle d'horloge. Par contre, les opérations de multiplication et de division sur les données entières sont des opérations longues, qui nécessitent plusieurs cycles d'horloge. Il y a deux manières d'effectuer par matériel une multiplication.

La première consiste en une suite d'additions et de décalage contrôlés par un séquenceur, chaque étape nécessitant un cycle d'horloge. Cette approche, avec éventuellement des variantes permettant de traiter plusieurs bits du multiplicateur à la fois pour réduire le nombre d'itérations, était utilisée dans les processeurs anciens ou est utilisée dans des processeurs bas de gamme. Avec cette approche séquentielle, le multiplieur ne peut effectuer qu'une opération à la fois, c'est-à-dire qu'une multiplication doit être terminée avant de pouvoir commencer la suivante. La seconde approche effectue les multiplications de manière combinatoire.

Se reporter à l'article [E 180] pour une description rapide de ces multiplieurs combinatoires utilisant l'algorithme de Booth et les arbres de Wallace.

Si le traitement combinatoire est découpé en plusieurs étapes, séparées par des registres, la multiplication peut être pipelinée. La multiplication prend plusieurs cycles d'horloge, mais une nouvelle opération peut commencer à chaque cycle d'horloge. La division est effectuée de manière séquentielle, l'algorithme SRT permettant de traiter deux bits du diviseur à la fois.

Toutes les opérations en virgule flottante nécessitent plusieurs cycles d'horloge. Comme déjà indiqué avec le cas du multiplieur, on distingue les opérations qui utilisent un opérateur...

Cet article est réservé aux abonnés.
Il vous reste 94% à découvrir.

Pour explorer cet article
Téléchargez l'extrait gratuit

Vous êtes déjà abonné ?Connectez-vous !


L'expertise technique et scientifique de référence

La plus importante ressource documentaire technique et scientifique en langue française, avec + de 1 200 auteurs et 100 conseillers scientifiques.
+ de 10 000 articles et 1 000 fiches pratiques opérationnelles, + de 800 articles nouveaux ou mis à jours chaque année.
De la conception au prototypage, jusqu'à l'industrialisation, la référence pour sécuriser le développement de vos projets industriels.

Cet article fait partie de l’offre

Technologies logicielles Architectures des systèmes

(233 articles en ce moment)

Cette offre vous donne accès à :

Une base complète d’articles

Actualisée et enrichie d’articles validés par nos comités scientifiques

Des services

Un ensemble d'outils exclusifs en complément des ressources

Un Parcours Pratique

Opérationnel et didactique, pour garantir l'acquisition des compétences transverses

Doc & Quiz

Des articles interactifs avec des quiz, pour une lecture constructive

ABONNEZ-VOUS

Lecture en cours
Problèmes liés aux instructions à opérations multicycles
Sommaire
Sommaire

BIBLIOGRAPHIE

  • (1) - BLOCH (E.) -   The engineering design of the stretch computer  -  . Proceedings of the Eastern Joint Computer Conference (1959).

  • (2) - ANDERSON (D.W.), SPARACIO (F.J.), TOMASULO (R.M.) -   The IBM system/360 model 91 : machine philosophy and instruction handling  -  . IBM Journal Research and Development, p. 8-24, janv. 1967.

  • (3) - FLYNN (M.J.) -   Some reflections on computer engineering : 30 years after the IBM system 360 model 91.  -  Paper following the invited talk to IEEE Micro (1997).

  • (4) - CRAWFORD (J.) -   The execution pipeline of the Intel i486TM CPU.  -  Proceedings Compcon Spring, p. 254-258 (1990).

  • (5) - HENNESSY (J.L.), PATTERSON (D.A.) -   Architecture des ordinateurs – Une approche quantitative.  -  3e édition, Vuibert Informatique (2003).

  • (6) - TOMATUSO (R.M.) -   An efficient algorithm for exploiting...

Cet article est réservé aux abonnés.
Il vous reste 94% à découvrir.

Pour explorer cet article
Téléchargez l'extrait gratuit

Vous êtes déjà abonné ?Connectez-vous !


L'expertise technique et scientifique de référence

La plus importante ressource documentaire technique et scientifique en langue française, avec + de 1 200 auteurs et 100 conseillers scientifiques.
+ de 10 000 articles et 1 000 fiches pratiques opérationnelles, + de 800 articles nouveaux ou mis à jours chaque année.
De la conception au prototypage, jusqu'à l'industrialisation, la référence pour sécuriser le développement de vos projets industriels.

Cet article fait partie de l’offre

Technologies logicielles Architectures des systèmes

(233 articles en ce moment)

Cette offre vous donne accès à :

Une base complète d’articles

Actualisée et enrichie d’articles validés par nos comités scientifiques

Des services

Un ensemble d'outils exclusifs en complément des ressources

Un Parcours Pratique

Opérationnel et didactique, pour garantir l'acquisition des compétences transverses

Doc & Quiz

Des articles interactifs avec des quiz, pour une lecture constructive

ABONNEZ-VOUS