Processeurs : exécution pipeline des instructions

L'objectif de cet article est de présenter les caractéristiques essentielles de l'exécution pipeline des instructions dans les processeurs, qui est la technique la plus simple d'amélioration des performances employée depuis la fin des années 1950 en permettant qu'une nouvelle instruction commence son exécution alors que les précédentes sont encore en cours d'exécution. Ce recouvrement dans le temps de l'exécution de plusieurs instructions a évolué au cours du temps : les machines anciennes comme l'IBM 360/91 et les processeurs d'Intel jusqu'au 80 386 utilisaient un pipeline « lâche ». Avec l'arrivée de la technologie RISC dans les années 1980, les pipelines des processeurs sont devenus « serrés », les notions « lâche » et « serré » étant précisées dans l'article.

Le traitement pipeline des instructions simples, celles dont les opérations dans l'unité de calcul sont exécutées en un cycle d'horloge, est examiné en détail. Le pipeline du MIPS R2000 est pris comme exemple, avec la manière dont les instructions sont décomposées en étapes élémentaires et exécutées par le matériel. Le traitement des dépendances de données et des dépendances de contrôle est explicité, avec notamment le problème des branchements et des interruptions. Le pipeline d'un processeur CISC, l'Intel i486, est également abordé.

Les opérations de multiplication et de division sur les données entières et toutes les opérations de calcul flottant ne peuvent s'exécuter dans la durée du cycle d'horloge des opérations arithmétiques et logiques simples. Cette situation complique le traitement pipeline des instructions en introduisant des dépendances de données plus complexes : vraies dépendances, antidépendances et dépendances de sortie. Les techniques de contrôles des vraies dépendances sont présentées. Si elles garantissent un fonctionnement correct, elles peuvent introduire des suspensions. Des techniques logicielles, comme le déroulage de boucle ou le pipeline logiciel, permettent de réduire ou supprimer ces suspensions. Les antidépendances et les dépendances de sortie peuvent être supprimées par la technique de renommage de registres. Le problème de la terminaison non ordonnée des instructions est également abordé.

Pour améliorer les performances, le pipeline a été la technique privilégiée pour les processeurs haut de gamme jusqu'au milieu des années 1990. Il reste la technique privilégiée pour les processeurs des applications enfouies et embarquées lorsque le compromis performance – surface silicium – énergie est plus important que la seule performance. Il n'a montré sa pleine potentialité qu'avec l'émergence de nouvelles techniques, comme l'exécution « data flow » de code séquentiel classique ou l'exécution VLIW qui permettent de mieux exploiter le parallélisme d'instructions existant dans les codes séquentiels classiques.