Hiérarchie mémoire
Hiérarchie mémoire : les caches

1 - Hiérarchie mémoire

• 1.1 - Généralités
  Figure 1 - Hiérarchie mémoire des ordinateurs
• 1.2 - Mémoires RAM
• 1.3 - Hiérarchie de mémoires RAM d'un point de vue système
  Figure 2 - Exemples de débit pour différents types de mémoire DRAM [1] Figure 3 - Évolution des performances des processeurs (instructions exécutées par seconde) et des DRAM (1/temps d'accès) par rapport aux valeurs de 1981 [2] Figure 4 - Évolution des hiérarchies de cache du 80386 au Pentium 4 (les rectangles sont interconnectés par un bus externe) Tableau 1 Tableau 2

2 - Fonctionnement des caches

• 2.1 - Principe de localité
  Figure 5 - Hiérarchie de caches
• 2.2 - Hiérarchie de caches et adaptation de débits
  Figure 6 - Temps de chargement d'une ligne Figure 7 - Liaison entre niveaux successifs pour traiter un défaut de cache Tableau 3
• 2.3 - Correspondance entre lignes de niveaux successifs dans la hiérarchie
  Figure 8 - Adresse d'un mot mémoire Figure 9 - Correspondance directe Figure 10 - Décomposition d'une adresse mémoire en correspondance directe Figure 11 - Mécanisme de détection avec correspondance directe Figure 12 - Associativité par ensemble n-voies (cas n = 2) Figure 13 - Mécanisme de détection pour associativité par ensemble (2-voies) Figure 14 - Associativité totale Figure 15 - Mécanisme de détection avec associativité totale Figure 16 - Comparaison 1-voie et n-voies en termes de temps d'accès et consommation énergétique Figure 17 - Accès à un cache n-voies avec prédicteur de voie Figure 18 - Utilisation d'algorithmes LRU locaux pour niveaux de cache successifs
• 2.4 - Performances
  Figure 19 - Taux de succès d'un cache de données en fonction de la taille du cache et pour différentes associativités pour le benchmark Unepic de la suite Mediabench
• 2.5 - Caches pour plusieurs requêtes par cycle
  Figure 20 - Exemple de cache non bloquant double port [3] Figure 21 - Contenu d'une structure MSHR
• 2.6 - Caches spécialisés
  Figure 22 - Flux dynamique d'exécution, cas des machines RISC Figure 23 - Flux dynamique d'exécution, cas des machines CISC à exécution data-flow des instructions Figure 24 - Bloc de base Figure 25 - Cache de traces (une voie) Figure 26 - Emplacement du cache de traces dans un processeur CISC à exécution data-flow Figure 27 - Variantes de cache L0

3 - Caches des multiprocesseurs symétriques

• 3.1 - Cohérence centralisée par répertoire
  Figure 29 - Trois états du répertoire centralisé
• 3.2 - Cohérence décentralisée par bus
  Figure 30 - SMP avec processeurs à un niveau de caches Figure 31 - Exemple de protocole MESI Tableau 4
• 3.3 - Cohérence décentralisée dans les multiprocesseurs hiérarchiques
  Figure 32 - Multiprocesseurs SMP hiérarchiques Figure 33 - Multiprocesseurs de multicœurs Figure 34 - Caches dans les multicœurs en fonction des applications et du parallélisme Figure 35 - Schéma de principe des machines cc-NUMA Tableau 5 Tableau 6 Tableau 7 Tableau 8
• 3.4 - Machines parallèles cc-NUMA

4 - Techniques pour limiter l'impact des caches

• 4.1 - Préchargement
• 4.2 - Caches logiciels

5 - Caches et mémoires secondaires

• 5.1 - Mémoire virtuelle et TLB
  Figure 36 - Processeur Cell, avec mémoires locales au lieu de caches Figure 37 - Traduction adresse virtuelle en adresse physique Figure 38 - Format des entrées d'un TLB Figure 39 - Structure globale avec caches physiques Figure 40 - Principe des caches virtuels Figure 41 - Index virtuels et étiquettes physiques
• 5.2 - Caches-disques

6 - Caches et programmes utilisateur

• 6.1 - Caches et accès aux tableaux
  Figure 42 - Ordre d'accès aux matrices ijk Figure 43 - Ordre d'accès aux matrices ikj Figure 44 - Produit de matrices avec blocage. Accès aux lignes
• 6.2 - Autres optimisations logicielles classiques
  Figure 45 - Problème du faux partage

7 - Remarques pour conclure