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Processeurs superscalaires multi-pipelinesArticle de référence | Réf : H1011 v1
Auteur(s) : François ANCEAU, Daniel ETIEMBLE
Date de publication : 10 janv. 2018
Relu et validé le 03 août 2022
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L'exécution dirigée par les données peut être vue comme duale du modèle de la chaîne de montage qui semble avoir inspiré l'architecture des processeurs pipeline. Dans une chaîne de montage, les objets à construire (les instructions à exécuter) défilent devant les postes de travail (opérateurs) fixes. Les processeurs à exécution dirigée par les données fonctionnent d'une manière qui peut être comparée à l'organisation des halls de montage. Les objets à construire (les instructions à exécuter) restent à poste fixe (dans le ROB et dans les stations de réservation) où ils sont visités par des ouvriers spécialisés (les opérateurs) qui effectuent la tâche qui leur est assignée. Une fois terminés, les objets sont retirés du hall de montage (terminaison) pour laisser leurs places libres pour la construction de nouveaux objets.
Le lecteur intéressé trouvera dans l’article [H 1 010] des comparaisons de performance entre l’exécution superscalaire dans l’ordre et l’exécution « flot de données ». Les processeurs « non ordonnés » sont plus performants que les processeurs « dans l’ordre » au prix d’une surface de puce et d’une consommation énergétique plus grande.
Les processeurs à « flot de données restreint » constituent la microarchitecture de référence pour les monoprocesseurs performants ou les cœurs des processeurs multicœurs. Il n’y a pas un modèle unique, mais des variantes selon la manière d’effectuer le renommage de registres et le démarrage des instructions (une ou plusieurs stations de réservation). Les implantations Intel et AMD du jeu d’instructions Intel 64 conduisent à des solutions proches. Il semble que le démarrage simultané de plus d’instructions pour plus d’unités fonctionnelles, notamment pour des cœurs multithreads simultanés, implique un travail plus important de pré-décodage et de groupement des instructions comme le montrent les choix d’IBM pour les processeurs Power.
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(1) - THORNTON (J.) - Design of a Computer. - The Control Data 6600.
(2) - TOMASULO (R.M.) - An efficient algorithm for exploiting multiple arithmetic unit. - IBM Journal Research and Development, pp. 25-33 (January 1967).
(3) - HENNESSY (J.L.), PATERSON (D.) - Architecture des ordinateurs, une approche quantitative (3ème édition). - Vuibert Informatique (2003).
(4) - DESPAIN (A.), PATT (Y.) - The Aquarius Project. - COMPCON84 (Feb. 1984).
(5) - PATT (Y.N.), HWU (W.), SHEBANOW (M.C.) - HPS, a New Microarchitecture : Rationale and Introduction. - The 18th International Microprogramming Workshop, pp. 103-108 (December 1985).
(6) - PATT (Y.N.), HWU (W.), SHEBANOW (M.C.), MELVIN (S.) - Critical Issues regarding...
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