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Processeurs superscalaires multi-pipelinesArticle de référence | Réf : H1011 v1
Auteur(s) : François ANCEAU, Daniel ETIEMBLE
Date de publication : 10 janv. 2018
Relu et validé le 03 août 2022
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L'accélération des processeurs a toujours été la motivation principale des concepteurs. Les processeurs scalaires utilisant un pipeline visaient un débit d’exécution d’une instruction par cycle d’horloge (IPC = 1) en utilisant les techniques décrites dans l’article [H 1 004]. Pour exécuter plusieurs instructions d’un programme séquentiel par cycle d’horloge (IPC > 1), deux approches sont possibles : l’approche VLIW [H 1 012], où le compilateur est chargé de présenter au matériel plusieurs instructions à exécuter, ou l’approche traditionnellement appelée superscalaire, où c’est le matériel qui est responsable de l’exécution simultanée de plusieurs instructions par cycle.
L’article « Processeurs superscalaires multi-pipelines » [H 1 010] a présenté une approche superscalaire souvent appelée « exécution dans l’ordre ». L’exécution des instructions est divisée en deux parties, comme le montre la figure 1 : la première acquiert et décode les instructions, résout les dépendances pour déterminer les instructions pouvant démarrer dans un groupe de taille donnée. Dans la seconde partie, les instructions s’exécutent...
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(1) - THORNTON (J.) - Design of a Computer. - The Control Data 6600.
(2) - TOMASULO (R.M.) - An efficient algorithm for exploiting multiple arithmetic unit. - IBM Journal Research and Development, pp. 25-33 (January 1967).
(3) - HENNESSY (J.L.), PATERSON (D.) - Architecture des ordinateurs, une approche quantitative (3ème édition). - Vuibert Informatique (2003).
(4) - DESPAIN (A.), PATT (Y.) - The Aquarius Project. - COMPCON84 (Feb. 1984).
(5) - PATT (Y.N.), HWU (W.), SHEBANOW (M.C.) - HPS, a New Microarchitecture : Rationale and Introduction. - The 18th International Microprogramming Workshop, pp. 103-108 (December 1985).
(6) - PATT (Y.N.), HWU (W.), SHEBANOW (M.C.), MELVIN (S.) - Critical Issues regarding...
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