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Extensions SIMD des jeux d'instructionsArticle de référence | Réf : H1201 v1
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Auteur(s) : Daniel ETIEMBLE
Date de publication : 10 mai 2020
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Jeux d’instructions : extensions SIMD et extensions vectoriellesCet article fait partie de l’offre
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1.1 Évolution des jeux d’instructions
Un jeu d’instructions constitue l’interface entre le matériel (processeur) et le logiciel. C’est la cible d’un compilateur qui génère le code binaire correspondant aux instructions assembleur définies par le jeu d’instructions. Un jeu d’instruction doit être indépendant du matériel sous-jacent afin qu’il puisse s’exécuter sur des architectures matérielles différentes, ayant différents niveaux de complexité et de performance. Cette distinction existe depuis l’IBM360 (1965) et a permis de réaliser une gamme complète de machines, de la plus petite (360-20) à la plus performante (360-195) ayant toutes ce même jeu d’instructions.
L’article [H 1 999] présente les caractéristiques générales des instructions des différents types de jeux d’instructions. L’article [H 1 200] présente les extensions SIMD de ces jeux d’instructions.
En ce début des années 2020, on peut résumer schématiquement la situation de la manière suivante :
il y a deux jeux d’instructions dominants :
1.1. le jeu d’instructions x86, IA-32, Intel64 utilisé par Intel et AMD qui a évolué depuis les années 1980 avec des versions successives 8, 16, 32 et 64 bits. Intel et AMD fabriquent des gammes de processeurs utilisant ce jeu d’instructions,
1.2. le jeu d’instructions ARM, longtemps 32 bits (AArch32) avec une variante 16 bits, puis 64 bits (AArch64). ARM fournit via licences son jeu d’instructions et ses architectures à des sociétés fabless, c’est-à-dire ayant par la suite recours à des fondeurs indépendants pour fabriquer leurs processeurs ;
des jeux d’instructions RISC subsistent avec un degré d’utilisation variable. On peut citer :
2.1. le...
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(1) - HILL (M.D.), CHRISTIE (D.), PATERSON (D.), YI (J.J.), CHIOU (D.), SENDAG (R.) - Proprietary versus Open Instruction Sets, - IEEE Micro, pp 58-68, July-August 2016. https://research.cs.wisc.edu/multifacet/papers/ieeemicro16_card_isa.pdf
(2) - OpenRISC 1000 Architecture Manual - https://opencores.org/websvn/filedetails?repname= openrisc&path=%2Fopenrisc%2Ftrunk%2 Fdocs%2Fopenrisc-arch-1.0-rev0.pdf
(3) - ASANOVIC (K.), PATTERSON (D.A.) - Instruction sets should be free: The case for RISC-V, - Technical Report N°UCB/EECS-2014-146, https://people.eecs.berkeley.edu/~krste/papers/EECS-2014-146.pdf
(4) - WATERMAN et al - The RISC Instruction Set Manual, Volume 1: User level ISA, version 2.0. - Technical Report N°UCB/EECS-2014-54.
(5) - WATERMAN (A.) - Design of the RISC-V Instruction Set Architecture, - Spring (2016), https://people.eecs.berkeley.edu/~krste/papers/EECS-2016-1.pdf
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