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Extensions SIMD des jeux d'instructionsArticle de référence | Réf : H1201 v1
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Auteur(s) : Daniel ETIEMBLE
Date de publication : 10 mai 2020
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Jeux d’instructions : extensions SIMD et extensions vectoriellesCet article fait partie de l’offre
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Le jeu d’instructions de base, appelé RV32I, comprend 47 instructions. Il y a 32 registres 32 bits nommés x0 à x31 et un compteur de programme (pc). Le registre x0 contient 0 et peut être utilisé comme registre destination d’une instruction lorsque le résultat n’est pas utilisé.
Les instructions sont de taille fixe 32 bits, avec un code opération sur 7 bits, soit 128 codes opération fondamentaux (tableau 1). Pour RV32I, les deux bits [1 :0] du code opération sont 11, ce qui signifie que les 75 % des codes opérations restants sont disponibles pour les différentes extensions présentées aux chapitres 3, 4 et 5. Par ailleurs, seuls 11 des 32 codes opérations sont réellement utilisés soit 8,6 % du nombre total de codes opérations fondamentaux.
Les numéros de registre sont codés sur 5 bits. Les instructions RV32I ont 4 formats de base présentés en figure 1 :
le format R correspond aux opérations de type rd ← rs1 opération rs2 (deux registres source et un registre destination) ;
le format I correspond aux opérations de type rd ← rs1 opération immédiat (un registre source et un registre destination, un immédiat signé sur 12 bits) et aux accès mémoire en lecture (load) : rd ← mem(rs1 + immédiat) ;
le format S correspond aux instructions de rangement en mémoire (store) : mem(rs1 + immédiat)←rs2. Utiliser deux formats différents pour load et store permet de simplifier le décodage des instructions : un load a un registre source et un registre destination, alors qu’un store a deux registres source ;
le format U permet soit de charger un immédiat 20 bits dans la partie haute d’un registre (instruction LUI), soit d’ajouter cet immédiat à la partie haute du compteur de programme (instruction AUIPC).
Comme le montre la figure 2, les formats S et U ont deux variantes SB et UJ dans lesquelles les immédiats sont disposés différemment dans l’instruction.
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TECHNOLOGIES LOGICIELLES ARCHITECTURES DES SYSTÈMES
(1) - HILL (M.D.), CHRISTIE (D.), PATERSON (D.), YI (J.J.), CHIOU (D.), SENDAG (R.) - Proprietary versus Open Instruction Sets, - IEEE Micro, pp 58-68, July-August 2016. https://research.cs.wisc.edu/multifacet/papers/ieeemicro16_card_isa.pdf
(2) - OpenRISC 1000 Architecture Manual - https://opencores.org/websvn/filedetails?repname= openrisc&path=%2Fopenrisc%2Ftrunk%2 Fdocs%2Fopenrisc-arch-1.0-rev0.pdf
(3) - ASANOVIC (K.), PATTERSON (D.A.) - Instruction sets should be free: The case for RISC-V, - Technical Report N°UCB/EECS-2014-146, https://people.eecs.berkeley.edu/~krste/papers/EECS-2014-146.pdf
(4) - WATERMAN et al - The RISC Instruction Set Manual, Volume 1: User level ISA, version 2.0. - Technical Report N°UCB/EECS-2014-54.
(5) - WATERMAN (A.) - Design of the RISC-V Instruction Set Architecture, - Spring (2016), https://people.eecs.berkeley.edu/~krste/papers/EECS-2016-1.pdf
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