Le test des circuits intégrés n’est pas un domaine nouveau, mais il est en perpétuelle mutation. Lors des premiers pas dans la production de circuits intégrés, l’ingénieur de conception et l’ingénieur chargé du test étaient généralement bien dissociés. Le premier décidait des éléments à implanter dans le circuit et du dessin de ces éléments sur le substrat physique ; le second décidait comment déterminer efficacement, en fin de production, si le circuit n’était pas entaché d’un défaut de fabrication et pouvait être livré au client. Le premier devait donc garantir une fonctionnalité exempte d’erreur de conception ; le second devait assurer la détection de tout défaut physique. Avec la croissance rapide de la complexité des circuits, cette séparation nette des responsabilités est devenue caduque. L’évolution vers la très grande intégration (VLSI : Very Large Scale Integration) a eu pour conséquence l’impossibilité de tester efficacement le circuit en production si le test n’a pas été prévu pendant la conception ; la qualité et le coût du test sont devenus directement liés aux choix de conception et aux informations fournies par le concepteur pour la préparation du test.
La préparation des vecteurs de test est donc aujourd’hui de la responsabilité du concepteur. Cet article est essentiellement consacré à cet aspect, qui inclut la nécessité de choisir des modélisations des défauts physiques en fonction des technologies. Ces vecteurs sont ensuite traduits en programmes pour les équipements de test (ATE : Automatic Test Equipment) utilisés dans les lignes de production.
La notion de conception en vue du test (DFT : Design for Testability) est également apparue (§ 3) [E 2 461]. En effet, dans un nombre croissant de cas, des dispositifs spécifiques doivent être ajoutés dans le circuit pour permettre d’atteindre le niveau de qualité de test requis dans les temps impartis. Ceci fait l'objet d'un autre article précisant les techniques, mais certains concepts fondamentaux sont résumés ici.
L’objectif de cet article est donc de donner une vue d’ensemble des concepts importants du domaine, sans chercher à prétendre à l’exhaustivité. Les informations données en bibliographie permettront à chacun d’approfondir les points nécessaires dans un contexte donné. En particulier, cet article ayant été résolument rédigé dans l’optique du concepteur, les aspects liés à la mise en œuvre du test en phase de production sont très peu abordés. Les caractéristiques des ATE ne sont mentionnées que dans le cas où elles ont un impact direct sur le travail du concepteur. Par ailleurs, cet article se concentre sur le test des circuits numériques et le cas des circuits en filières autres que CMOS (Complementary Metal Oxide Semiconductor) n'y est que partiellement abordé (§ 5).
En parallèle de l’accroissement de complexité des circuits intégrés, il faut noter l’évolution vers la haute densité des circuits imprimés et des technologies d’encapsulation (en particulier, l’accroissement du nombre de montages de circuits intégrés dans des modules multi-circuits MCM, SiP, circuits empilés dans un même boîtier, technologie 3D…). Les problèmes de points d’accès, bien connus dans le domaine du test des circuits intégrés individuels, sont donc apparus aussi au niveau carte, avec l’impossibilité d’utiliser valablement les « planches à clous » ou autres méthodes d’accès direct aux nœuds internes. Un groupe de travail, réunissant un certain nombre d’industriels sous l’appellation JTAG (Joint Test Action Group), a cherché à définir une méthodologie permettant de tester efficacement des modules multi-circuits, des cartes de haute densité et des équipements complets utilisant ces cartes. Un groupe de travail IEEE (Institute of Electrical and Electronics Engineers), se basant sur les travaux du JTAG, a édité en 1990 la norme IEEE1149.1 « Boundary Scan ». Cette norme induit des contraintes sur la conception des circuits intégrés. Depuis la première version de la norme, des mises à jour sont apparues et d'autres normes complémentaires ont vu le jour. Ceci est détaillé dans un autre article [E 2 461], mais les méthodes employées pour la génération des vecteurs de test au niveau des circuits individuels restent valables, avec des encapsulations permettant d'utiliser les vecteurs à d'autres niveaux d'implantation.
L’évolution des technologies de fabrication vers les technologies nanométriques, s’accompagnant d’un bouleversement des approches de conception avec le développement rapide de la réutilisation de blocs fonctionnels complexes (appelés blocs IP, pour Intellectual Property), conduit au développement de systèmes intégrés dans un seul circuit (SoC : System on Chip). Ces SoC, avec une complexité de plusieurs milliards de transistors en 2020, posent naturellement des problèmes variés au niveau du test. On peut noter en particulier l’importance croissante des méthodes de test de circuits mixtes numérique/analogique, voire de circuits incluant des blocs de puissance ou des micro-systèmes. Ces derniers aspects ne sont pas explicitement traités ici ; l’impact des technologies nanométriques est cependant discuté (§ 5), ainsi que l’évolution des méthodologies de test pour tenir compte de l’évolution de la complexité des parties numériques (§ 5) ([E 2 461], § 3).
Il faut encore noter que les circuits intégrés complexes sont utilisés dans un nombre croissant d’applications critiques, relatives à la sécurité et la protection de la vie humaine (comme par exemple l’avionique, la santé ou le transport terrestre) ou relatives à la finance (comme dans le domaine bancaire ou pour certaines conditions de vol spatial non habité). Leur utilisation est aussi croissante dans des applications comme le contrôle de processus industriel ou dans la vie de tous les jours (pour ne citer que l'usage des smartphones). En parallèle, la probabilité de défaillances transitoires augmente avec l’évolution des technologies. Un aspect du test méconnu encore il y a peu dans la plupart des domaines d’application s'est démocratisé : l’utilité de réaliser un test du circuit pendant l’exécution normale de l’application, et non pas seulement en fin de fabrication ou en maintenance. Un tel test « en ligne » met en œuvre des techniques très différentes des tests plus classiques ; quelques techniques de base sont résumées dans la seconde partie de l’article (§ 5) ([E 2 461], § 4).
Enfin, malgré l’augmentation considérable de la complexité des circuits, la pression ne cesse de s’accroître pour diminuer les temps de conception. Ceci passe par l’utilisation de méthodologies efficaces et d’outils de conception assistée par ordinateur (CAO) performants. Le domaine du test n’échappe pas à cette contrainte et il est fondamental de pouvoir disposer d’outils CAO spécifiques. Les types d’outils disponibles en 2020 dans le domaine du test de circuits intégrés numériques, puis quelques exemples concrets d’utilisation des méthodes sont présentés dans l'article ([E 2 461], § 5 et § 6).
Le lecteur trouvera en fin d'article un glossaire et un tableau des sigles et des symboles utilisés.
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