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Processeurs à grand nombre de cœurs (manycores)| Réf : H1088 v2
Auteur(s) : Franck CAPPELLO, Daniel ETIEMBLE
Date de publication : 10 août 2017
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Les monoprocesseurs utilisent un parallélisme compatible avec une programmation séquentielle, c’est-à-dire que le flux d’exécution des instructions est strictement séquentiel. Ce parallélisme est appelé « parallélisme d’instructions » car il correspond aux instructions du programme séquentiel qui peuvent s’exécuter en parallèle, sans dépendances de données, de contrôle ou de ressources.
Le temps d’exécution d’un programme est donné par l’équation suivante :
où :
NI est le nombre d’instructions à exécuter ;
CPI est le nombre de cycles d’horloge par instruction. Il comprend les cycles d’exécution des instructions et les cycles supplémentaires d’attente des données mémoire ;
IPC le nombre d’instructions exécutées par cycle ;
Tc est le temps de cycle d’horloge et F la fréquence d’horloge.
L’augmentation de la fréquence d’horloge F que permettent les nœuds technologiques CMOS successifs a longtemps été le moyen le plus simple d’augmenter les performances. Avec le « mur de la chaleur », les fréquences d’horloge des processeurs dépassent rarement 4 GHz.
Au terme IPC correspond le parallélisme d’instructions. Il correspond à l’utilisation des pipelines (voir [H 1 004]), à l’exécution superscalaire des instructions dans l’ordre [H 1 010]...
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TECHNOLOGIES LOGICIELLES ARCHITECTURES DES SYSTÈMES
(1) - KOBAYASHI (H.) - Feasibility Study of a Future HPC System for Memory-Intensive Applications : Final Report. - Proceedings of the joint Workshop on Sustained Simulation Performance, University of Stuttgart (HLRS) and Tohoku University, pp 3-16 (2014).
(2) - KOBAYASHI (H.) - Feasibility Study of a Future HPC System for Memory-Intensive Applications : Final Report. - in SuperComputing, NEC Booth, http://jpn.nec.com/hpc/info/pdf/SC13_NEC_Tohoku_Prof.Kobayashi.pdf (2013).
(3) - BERNSTEIN (A.J.) - Analysis of Programs for Parallel Processing. - IEEE Transactions on Electronic Computers. EC-15 (5) : 757-763 (October 1966).
(4) - * - Intel® 64 and IA-32 Architectures Software Developer Manuals, http://www.intel.com/content/www/us/en/processors/architectures-software-developer-manuals.html.
(5) - * - ARM Synchronization Primitives, http://infocenter.arm.com/help/topic/com.arm.doc.dht0008a/DHT0008A_arm_synchronization_primitives.pdf.
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