Bibliographie & annexes
Présentation
Auteur(s)
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Régis LEVEUGLE : Ingénieur de l’École nationale supérieure d’électronique et de radioélectricité de Grenoble - (ENSERG) - Professeur à l’Institut national polytechnique de Grenoble (INPG) - Laboratoire des techniques de l’informatique et de la microélectronique pour l’architecture - d’ordinateurs (TIMA)
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Lire l’articleINTRODUCTION
Lans la première partie intitulée « Test des circuits intégrés numériques – Notions de base. Génération de vecteurs » Test des circuits intégrés numériques- Notions de base. Génération de vecteurs, les principaux concepts du domaine ont été introduits. Cette deuxième partie présente plus en détail différentes techniques pouvant être mises en œuvre, pendant la conception d’un circuit, pour faciliter son test en fin de fabrication ou dans l’équipement. Quelques techniques de base employées pour réaliser un test pendant l’exécution de l’application sont également introduites.
Cet article constitue la deuxième partie d’un ensemble consacré aux tests des circuits intégrés numériques :
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Test des circuits intégrés numériques – Notions de base. Génération de vecteurs ;
-
Test des circuits intégrés numériques – Conception orientée testabilité [E 2 461] ;
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Test des circuits intégrés numériques – Pour en savoir plus [Doc. E 2 462].
Nous rappelons au lecteur qu’un glossaire des termes utilisés dans l’article est présenté dans la première partie de l’article ([E 2 460], encadré 1).
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VERSIONS
- Version courante de mai 2022 par Mounir BENABDENBI, Régis LEVEUGLE
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Conclusion6. Exemples d’utilisation des techniques de DFT
Certaines techniques de conception pour la testabilité (DFT) sont aujourd’hui utilisées dans tous les circuits complexes, même dans des circuits produits en très gros volume. Si les techniques les plus avancées restent encore peu répandues, les autotests de mémoires et l’implantation de chemins série (scanpath ou LSSD) se retrouvent dans de très nombreux produits. La compatibilité, au moins minimale, avec la norme IEEE 1149.1 se généralise également. Le test des microprocesseurs d’usage général est une bonne illustration de cette évolution.
le processeur superscalaire AMD-K7 comporte environ 100 000 bascules D, dont 90 % sont placées dans des chaînes de scanpath pour permettre au maximum l’utilisation des ATPG structurels combinatoires. La plupart des bascules qui ne sont pas mises dans les chemins série correspondent à des éléments de mémorisation pouvant être facilement testés en utilisant la fonctionnalité du circuit, ou inclus dans des macrocellules optimisées ayant été dessinées au micron (full-custom) et dans lesquelles l’insertion d’un scanpath est difficile. A ceci s’ajoutent les éléments de mémorisation implantés pour le boundary scan (IEEE 1149.1). Les bascules internes reliées en chemin série sont réparties en 48 chaînes (valeur maximum autorisée par l’équipement de test externe employé lors de la fabrication). Cette répartition permet de limiter les temps de chargement/déchargement et de conserver un temps total d’application du test en dessous de 1s. Ces chaînes peuvent toutefois être connectées bout à bout dans un mode particulier permettant de faciliter le déverminage au niveau du système. La chaîne série ainsi constituée est alors placée entre TDI et TDO et peut être utilisée par l’intermédiaire de l’interface boundary scan. Des dispositifs de test permettent aussi de contourner le PLL implanté pour la génération d’horloge interne, de façon à contrôler directement l’horloge depuis les broches extérieures pendant l’application par les chaînes de scanpath des vecteurs définis par l’ATPG. L’augmentation totale de surface pour l’implantation des scanpath est de l’ordre de 3,25 %.
On peut prendre comme autre exemple le premier processeur PowerPC de quatrième génération. Le MPC7400 inclut des chaînes LSSD permettant...
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