Test des circuits intégrés numériques - Conception orientée testabilité

1 - Techniques de conception pour augmenter la testabilité d’un circuit

• 1.1 - Types d’approches
• 1.2 - Éléments de base pour le support du test externe
  Figure 1 - Principe de modification d’un point mémoire fonctionnel pour le test sériel Figure 2 - Principes d’ajout d’un point de mémorisation pour le test sériel, dans le but d’augmenter la contrôlabilité (a) ou l’observabilité (b) d’un nœud interne
• 1.3 - Contrôlabilité ou observabilité
• 1.4 - Techniques structurées de test parallèle
  Figure 3 - Principe d’insertion de multiplexeurs selon une approche structurée
• 1.5 - Techniques structurées de test sériel
  Figure 4 - Principe d’implantation d’un scanpath complet : circuit initial (a) et circuit modifié (b) Figure 5 - Principe de modification pour le test série scanpath dans le cas d’un risque de contention de bus
• 1.6 - Autotests
  Figure 6 - Exemples d’implémentation d’un LFSR : structure « standard » (a) et structure « modulaire » (b) pour le polynôme diviseur Figure 7 - Implémentation d’un MISR en structure « standard » pour le polynôme diviseur Figure 8 - Générateur pseudo-aléatoire réalisé avec un LFSR « autonome » de polynôme diviseur , en structure « standard » Figure 9 - Principe d’implémentation d’un autotest pseudo-aléatoire Figure 10 - Exemple d’implémentation d’un autotest déterministe pour une ROM
• 1.7 - Critères généraux de partitionnement et de conception

2 - Norme IEEE 1149.1 « boundary scan »

• 2.1 - Principe du test « boundary scan »
  Figure 11 - Principe de création d’une chaîne boundary scan sur une carte Figure 12 - Principe d’insertion dans une chaîne « boundary scan » d’une chaîne de test série interne à un circuit
• 2.2 - Instructions de commande
• 2.3 - Éléments à intégrer
  Figure 13 - Principe de l’architecture matérielle boundary scan au niveau circuit Figure 14 - Cellule du registre boundary scan complète (a) ou simple observation (b) Figure 15 - Exemples de configurations sur une carte avec trois circuits C1, C2, C3 pour le test interne du circuit C2 (a), et le test d’une interconnexion entre une sortie de C1 et une entrée de C2 (b)

3 - Vers le test des SoC

4 - Techniques de conception pour augmenter la testabilité en ligne

• 4.1 - Circuits autocontrôlables
  Figure 16 - Principe d’implantation d’un circuit autocontrôlable (self-cheking)
• 4.2 - Test en ligne et synthèse
• 4.3 - Association des dispositifs de test en ligne et hors ligne
• 4.4 - Test de courant en ligne
• 4.5 - Surveillance d’indicateurs de fiabilité

5 - Outils CAO

6 - Exemples d’utilisation des techniques de DFT

7 - Conclusion