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Article

1 - TECHNIQUES DE CONCEPTION POUR AUGMENTER LA TESTABILITÉ D’UN CIRCUIT

2 - NORME IEEE 1149.1 « BOUNDARY SCAN »

3 - VERS LE TEST DES SOC

4 - TECHNIQUES DE CONCEPTION POUR AUGMENTER LA TESTABILITÉ EN LIGNE

5 - OUTILS CAO

6 - EXEMPLES D’UTILISATION DES TECHNIQUES DE DFT

7 - CONCLUSION

| Réf : E2461 v1

Techniques de conception pour augmenter la testabilité d’un circuit
Test des circuits intégrés numériques - Conception orientée testabilité

Auteur(s) : Régis LEVEUGLE

Date de publication : 10 août 2002

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Auteur(s)

  • Régis LEVEUGLE : Ingénieur de l’École nationale supérieure d’électronique et de radioélectricité de Grenoble - (ENSERG) - Professeur à l’Institut national polytechnique de Grenoble (INPG) - Laboratoire des techniques de l’informatique et de la microélectronique pour l’architecture - d’ordinateurs (TIMA)

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INTRODUCTION

Lans la première partie intitulée « Test des circuits intégrés numériques – Notions de base. Génération de vecteurs » Test des circuits intégrés numériques- Notions de base. Génération de vecteurs, les principaux concepts du domaine ont été introduits. Cette deuxième partie présente plus en détail différentes techniques pouvant être mises en œuvre, pendant la conception d’un circuit, pour faciliter son test en fin de fabrication ou dans l’équipement. Quelques techniques de base employées pour réaliser un test pendant l’exécution de l’application sont également introduites.

Cet article constitue la deuxième partie d’un ensemble consacré aux tests des circuits intégrés numériques :

  • Test des circuits intégrés numériques – Notions de base. Génération de vecteurs ;

  • Test des circuits intégrés numériques – Conception orientée testabilité [E 2 461] ;

  • Test des circuits intégrés numériques – Pour en savoir plus [Doc. E 2 462].

Nous rappelons au lecteur qu’un glossaire des termes utilisés dans l’article est présenté dans la première partie de l’article ([E 2 460], encadré 1).

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VERSIONS

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DOI (Digital Object Identifier)

https://doi.org/10.51257/a-v1-e2461


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1. Techniques de conception pour augmenter la testabilité d’un circuit

Ce paragraphe présente les techniques de base permettant d’améliorer la testabilité d’un circuit pour faciliter en particulier son test hors ligne. En fonction des contraintes de conception d’un circuit donné, ces différentes approches peuvent être combinées pour donner un nombre considérable de variantes, détaillées dans la littérature (cf. Pour en savoir plus . Nous nous limiterons ici à une introduction rapide permettant de comprendre ce que recouvrent les termes les plus employés.

1.1 Types d’approches

Les techniques de conception orientées vers le test sont habituellement regroupées en deux classes : les approches structurées et les approches « ad hoc ». Elles peuvent par ailleurs viser le support du test externe ou la réalisation d’un autotest.

Une approche est dite structurée lorsqu’un travail préliminaire de segmentation a été réalisé sur le circuit, conduisant à placer selon une stratégie précise l’ensemble des cellules à vocation de test.

À l’inverse, une approche « ad hoc » place des éléments de test au fur et à mesure de la détection de problèmes d’accès ou d’observabilité. Une approche « ad hoc » tend donc en général à ajouter plus d’éléments que ceux réellement nécessaires pour atteindre un niveau de testabilité donné. De plus, les éléments étant ajoutés sans stratégie d’ensemble, le nombre de signaux de commande à gérer pendant le test est généralement élevé et la gestion des phases de test peut devenir très complexe.

Il est donc recommandé, en général, d’utiliser une approche structurée.

HAUT DE PAGE

1.2 Éléments de base pour le support du test externe

Ce paragraphe résume les principaux éléments de base utilisés par les différentes approches.

Dans une approche « ad hoc », il est aussi possible d’ajouter à l’intérieur du circuit des plots (carrés dessinés sur le niveau métallique supérieur) similaires à ceux placés dans la couronne du circuit pour les...

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