Bibliographie & annexes
Présentation
Auteur(s)
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Régis LEVEUGLE : Ingénieur de l’École nationale supérieure d’électronique et de radioélectricité de Grenoble - (ENSERG) - Professeur à l’Institut national polytechnique de Grenoble (INPG) - Laboratoire des techniques de l’informatique et de la microélectronique pour l’architecture - d’ordinateurs (TIMA)
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Lire l’articleINTRODUCTION
Lans la première partie intitulée « Test des circuits intégrés numériques – Notions de base. Génération de vecteurs » Test des circuits intégrés numériques- Notions de base. Génération de vecteurs, les principaux concepts du domaine ont été introduits. Cette deuxième partie présente plus en détail différentes techniques pouvant être mises en œuvre, pendant la conception d’un circuit, pour faciliter son test en fin de fabrication ou dans l’équipement. Quelques techniques de base employées pour réaliser un test pendant l’exécution de l’application sont également introduites.
Cet article constitue la deuxième partie d’un ensemble consacré aux tests des circuits intégrés numériques :
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Test des circuits intégrés numériques – Notions de base. Génération de vecteurs ;
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Test des circuits intégrés numériques – Conception orientée testabilité [E 2 461] ;
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Test des circuits intégrés numériques – Pour en savoir plus [Doc. E 2 462].
Nous rappelons au lecteur qu’un glossaire des termes utilisés dans l’article est présenté dans la première partie de l’article ([E 2 460], encadré 1).
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VERSIONS
- Version courante de mai 2022 par Mounir BENABDENBI, Régis LEVEUGLE
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Techniques de conception pour augmenter la testabilité en ligne3. Vers le test des SoC
L’évolution des modèles de fautes pour les technologies récentes a été présentée dans l’article [E 2 460], § 2.3. En parallèle de cette évolution, les technologies submicroniques profondes (DSM) induisent, pour les circuits les plus pointus (SoC ou système sur une puce), de nouveaux problèmes liés :
-
à l’augmentation de la complexité des éléments intégrés ;
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à l’augmentation de la densité d’intégration ;
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à la forte croissance des fréquences d’horloges ;
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à la diminution requise des coûts.
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L’augmentation de la complexité des circuits induit essentiellement quatre types de problèmes.
-
Fossé croissant entre les bandes passantes externe et interne d’un circuit
La bande passante externe est définie comme le produit entre le nombre de broches (en excluant les broches d’alimentation) et la fréquence de commutation des signaux externes.
La bande passante interne est définie comme le produit entre le nombre de transistors (ou de portes) dans le circuit et la fréquence de commutation des signaux internes.
Ces deux derniers paramètres augmentent beaucoup plus rapidement que les précédents. Il est ainsi prévu d’ici 2010 une croissance de trois ordres de grandeur de la bande passante interne alors que la bande passante externe n’augmenterait que dans un rapport 10. Ceci montre clairement que l’accès aux éléments internes depuis les broches du circuit sera considérablement plus difficile qu’aujourd’hui, réduisant l’efficacité attendue d’un test externe, et augmentant dans des proportions inacceptables les temps d’application des tests par des équipements externes.
Il faut ajouter à ceci qu’une part non négligeable des éléments intégrés correspondent à des blocs séquentiels (machines à états finis ou blocs équivalents). L’augmentation du nombre de transistors se traduit donc par une très forte croissance de l’espace des états devant être exploré lors du test, ce qui complique encore la tâche de génération des vecteurs et tend également...
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